LEC2 Workbench系列技術(shù)博文主要萊迪思產(chǎn)品得應用開發(fā)問題。這些文章由萊迪思教育能力中心（LEC2）得FPGA設計可能撰寫。LEC2是專門針對萊迪思屢獲殊榮得低功耗FPGA和解決方案集合得全球自家培訓服務供應商。
萊迪思Crosslink?-NX FPGA擁有豐富得特性，可加速實現(xiàn)高速和低速接口。感謝（系列博文得第壹篇）描述了使用Crosslink-NX FPGA連接基于SPI得外部組件。第壹篇博文介紹了使用兩個時鐘域?qū)崿F(xiàn)連接DAC（亞德諾半導體公司得AD7303 DAC）得SPI接口。第二篇博文將介紹使用單個時鐘域?qū)崿F(xiàn)連接ADC（亞德諾半導體公司得 ADC AD7476）得SPI接口。兩個案例中呈現(xiàn)了兩種截然不同得實現(xiàn)接口得方法。
兩個時鐘域得實現(xiàn)方案（dac_2c）
亞德諾半導體公司（ADI）得AD7303模塊用作外部DAC。圖1顯示了接口得時序圖和時序參數(shù)。在本例中，SCLK頻率為30 MHz。時序參數(shù)t4、t5和t6在時序約束規(guī)范時尤其需要，它們將在set_output_delay約束中使用。
圖1：時序圖和時序特征
兩個時鐘域解決方案得實現(xiàn)如圖2所示。
圖2：兩個時鐘域SPI接口得實現(xiàn)
使用得參數(shù)：
PLL_120_30
PLL從外部時鐘CLK（100 MHz）生成兩個內(nèi)部相位同步時鐘CLK_120和CLK_30。
dac_sample_gen模塊
dac_sample_gen模塊為dac_fsm生成采樣信號（轉(zhuǎn)換）。采樣信號開始向DAC傳輸數(shù)字數(shù)據(jù)。采樣率通過sample_select [1:0]信號設置，如表1所示。dac_sample_gen得框圖如圖3所示。
表1：采樣率設置
圖3：dac_sample_gen得框圖
mode_select控制信號控制方波信號或三角波信號得生成，作為DAC得輸入數(shù)據(jù)。
sync_stage模塊
dac_sample_gen模塊與CLK_120一起工作?？刂茊卧猟ac_fsm是CLK_30域得一部分。sync_stage模塊將轉(zhuǎn)換信號從CLK_120域傳輸?shù)紺LK_30域。來自dac_fsm得相應信號從CLK_30域傳輸?shù)紺LK_120。sync_stage得框圖如圖4所示。
圖4：sync_stage得框圖
dac_fsm模塊用于雙時鐘實現(xiàn)方案
dac_fsm模塊控制生成傳輸?shù)紻AC得控制/數(shù)據(jù)信號。為了遵循圖1給出得t4、t5和t6得值，dac_fsm在CLK_30得下降沿工作。Dac_fsm作為狀態(tài)機實現(xiàn)。
圖5：控制結(jié)構(gòu)dac_fsm狀態(tài)機
轉(zhuǎn)換信號被識別后，bit_count計數(shù)器加載值15。串行數(shù)據(jù)在時鐘信號CLK_30得下降沿輸出到dac_sdata上。傳輸16位數(shù)據(jù)后，dac_fsm再次發(fā)出就緒信號并等待下一個轉(zhuǎn)換信號。
約束兩個時鐘域解決方案得設計
1.約束時鐘CLK
2. 約束時鐘CLK_120和CLK_30
無需明確定義CLK_120和CLK_30這兩個時鐘信號，因為它們會由設計軟件自動定義。這兩個時鐘也稱為自動生成時鐘。
3. 約束dac_clk
連接到端口dac_sck得時鐘信號是內(nèi)部時鐘CLK_30得副本。該信號被外部DAC解讀為時鐘。因此，該信號也必須被定義為時鐘，便于正確描述t4、t5和t6得時間要求。該時鐘即所謂得手動生成時鐘。
4. 約束DAS輸入/FPGA輸出
時間值t4、t5和t6描述了外部模塊得setup/hold要求。這些要求使用 set_output_delay約束進行描述。
運行兩個時鐘域解決方案得時序分析
時序分析報告顯示了兩個時鐘信號CLK_120和CLK_30之間得關(guān)系。
注意CLK_120和CLK_30得跨時鐘域參數(shù)，反之亦然。這正是我們所期望得。
對輸出信號dac_sync和dac_sdata得分析展示了基于set_output_delay約束實現(xiàn)得setup slack和hold slack。
總結(jié)
總之，兩個時鐘域提供了一些功耗方面得優(yōu)勢，因為設計得一部分以較低得速度運行。此外，時序約束也很容易指定。該項目（dac_2c）可在LEC2索取。欲獲取項目副本，請通過info等lec2-fpga與我們聯(lián)系。
